JCRA 2007
TECHNICAL PROGRAM
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JCRA 2007 Best Paper Award
Programa JCRA 2007
Notas:
1. El JCRA se lleva a cabo en el Aula 8 Edificio de Matemáticas, Facultad de Ciencias de la Universidad de Zaragoza (campus frente al Palacio de Congresos). Mapa: pulse aquí
2. Programa completo del CEDI (con JCRA desde pág. 118): pulse aquí
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Hora |
Miércoles 12 |
Jueves 13 |
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9:00-10:30 |
Plenaria (Synplify) |
S5 |
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Descanso -Café |
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11:00-12:30 |
S1 |
S7 |
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12:30-14:30 |
Mesa Redonda CEDI (I) |
Mesa Redonda CEDI (II) |
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Comida |
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16:30-17:20 |
Tutorial Self-Timed |
Tutorial Xilinx Labs Dublin |
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17:20-18:00 |
S3* |
S4 |
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Descanso -Café |
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18:30-20:00 |
S2 |
S6/SINDI |
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20:30 |
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Cena Gala |
Otras actividades de interés. Programa completo del SINDI (II SIMPOSIO NACIONAL DE DOCENCIA EN LA INFORMÁTICA): pulse aquí
Ver también:
Actividades plenarias
Conferencias invitadas
Mesas redondas
Sesiones de empresas
Actividades sociales
Otras actividades
Tutorials y Charlas Plenarias
| Fecha: Miércoles 12 de Septiembre: 9:00-10:30 - Aula 8 Edificio de Matemáticas, Facultad de Ciencias de la Universidad de Zaragoza | |
| Título: Optimizing DSP Algorithms for Hardware Implementation | |
| Conferenciante: Pierluigi Lo Muzio, Synplyfy Inc. | |
| Resumen: There is a wide range of cost/performance tradeoffs for implementing DSP algorithms into silicon, especially when targeting diverse technologies like FPGAs and ASICs. Finding the optimal implementation usually involves exploring parallel vs. serial architectures and will be highly dependent on the available resources, speed, and architecture of the technology. This session will explore how some of the commmonly used optimizations work and how they can be applied automatically to high-level algorithm models using Synplicity's Synplify DSP tool. The seminar will include examples in wireless communications and will benefit engineers who are interested in: a)Methods to rapidly describe algorithms and explore speed/area optimization tradeoffs and b) Creating algorithms and IP that are easily portable and optimized across vastly different FPGA technologies | |
Bio: Pierluigi Lo Muzio,
graduated in Electronics Engineering at the University of Pisa (IT)
and joined Philips Research in 1988. After 1 year working on
HD-TV in Nat Lab Eindhoven, Pierluigi continued in Monza (IT),
actively contributing to several European Research Projects in
the role of DSP Project Leader. Pierluigi has spent many years
working with well known European firms such as ST.
Microelectronics and Thomson Multimedia as DSP Architect and
Project Leader in the fields of optical recoding, wireless
systems, digital televisions, and FPGAs. Pierluigi has
authored several papers presented at International Conferences
and has won some patents in the DSP field. In 2005 Pierluigi
joined Synplicity as DSP Specialist, in the European Sales
Headquarter, Munich. Currently Pierluigis role is to manage the
deployment of the new Synplicity ESL products in the European
market.
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| Fecha: Miércoles 12 de Septiembre: 16:30-17:20 | |
| Título: "Sistemas asíncronos sobre FPGAs" | |
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Conferenciante: Javier D. García Lasheras, Universidad Pública de Navarra. |
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| Fecha: Jueves 12 de Septiembre: 16:30-17:20 | |
| Resumen: Desde el nacimiento del circuito integrado, el uso de la aproximación síncrona en el diseño digital ha permitido la mejora de las prestaciones de los sistemas implementados en términos de complejidad, consumo y rendimiento con cada avance de los procesos de fabricación. Sin embargo, en la actualidad se ha alcanzado una encrucijada tecnológica en la que el uso de un único reloj global genera una serie de importantes problemas que están haciendo tambalear gran parte de los axiomas del diseño síncrono. Las FPGAs, como dispositivos de alta densidad fabricados en la actualidad en el límite inferior del submicrón profundo, no son una excepción y empiezan a notar los efectos nocivos del uso de la sincronización global. En este tutorial, se introducirán los principales conceptos que subyacen detrás de los problemas del diseño síncrono así como aquellas técnicas asíncronas que están siendo planteadas y usadas en la actualidad para paliarlos, para posteriormente profundizar en las posibilidades que surgen de su aplicación sobre FPGAs. | |
| Bio: Javier D. García Lasheras ha trabajado desde 2001 como promotor privado en el desarrollo de nuevas técnicas para el diseño de sistemas asíncronos digitales, siendo uno de sus objetivos principales el uso eficiente de las mismas con fines comerciales sobre dispositivos lógicos programables. En la actualidad, trabaja conjuntamente en la transferencia de los resultados de la investigación realizada con el Centro Europeo de Empresas e Innovación de Navarra dentro del programa de Empresas Innovadoras de Base Tecnológica. En el ámbito académico, colabora desde 2006 con el Grupo de Comunicaciones, Señal y Microondas de la Universidad Pública de Navarra como investigador principal en las líneas de Lógica Asíncrona y Diseño sobre PLDs. | |
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| Título: "Application-driven research in partial reconfiguration" | |
| Conferenciante: Juanjo Noguera, Xilinx Labs. Dublin | |
| Resumen: Partial Reconfiguration (PR) is a unique feature of Xilinx FPGA's that allows the reconfiguration of a part of the device while the rest of the FPGA continues operating. This approach, where the application functionality is time-multiplexed on the FPGA has been widely addressed by many researchers in academia, proposing multiple architectures and techniques for hardware virtualization but without a clear focus on the application perspective. The main goal of this talk is to propose a change in the current approach. Thus, we believe that applications or application domains, and not architectures, should drive the research in partial reconfiguration. Using this application-focussed view of partial reconfiguration, we introduce the need for high-level domain-specific design tools that enable the users to specify the behaviour of the application and how the system should react to changes in its environment. Several examples using the networking domain will be provided. | |
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Bio:
Juanjo Noguera obtained
his B.Sc. degree in Computer Science from the Autonomous University of
Barcelona (Barcelona, Spain) in 1997. He obtained his PhD degree
in Computer Science from the Technical University of Catalonia
(Barcelona, Spain) in 2005. He worked for the Spanish National Centre
for Microelectronics, the Technical University of Catalonia and Hewlett-Packard
Inkjet Commercial Division. Since January 2006 he is with Xilinx
Research Labs Ireland.
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S1 Visión
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El sistema Vision2Sound |
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Christian Morillas (Univ. Jaén), Samuel Romero (Univ. Jaén), Francisco Pelayo (Univ. Granada), Juan P. Cobos (Univ. Granada), Alberto Prieto (Univ. Granada)
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Herramienta de generación automática de sistemas de visión hardware |
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Lucas Leiva (UNCPBA, Argentina), Martín Vázquez (UNCPBA, Argentina), Nelson Acosta (UNCPBA, Argentina), Gustavo Sutter (Univ. Autónoma de Madrid)
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16 |
Procesador hardware auto-reconfigurable de huella dactilar |
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Francisco Fons (Univ. Rovira i Virgili), Mariano Fons (Univ. Rovira i Virgili), Enrique Cantó (Univ. Rovira i Virgili), Mariano López (Univ. Politécnica de Cataluña)
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20 |
Procesador de alineamiento de huellas dactilares |
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Mariano Fons (Univ. Rovira i Virgili), Francisco Fons (Univ. Rovira i Virgili), Enrique Cantó (Univ. Rovira i Virgili), Mariano López (Univ. Politécnica de Cataluña) |
S2 DSP y Aritmética de Computadores
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17 |
Diseño de un conversor de IF a Banda-Base de bajo consumo para señales de Banda Ancha |
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Asun Pérez (Univ. Politécnica de Valencia), Trini Sansaloni (Univ. Politécnica de Valencia), Vicente Torres (Univ. Politécnica de Valencia), Vicent Almenar (Univ. Politécnica de Valencia), Javier Valls (Univ. Politécnica de Valencia)
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25 |
Sistema de compresión de la señal de fonocardiograma |
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F. Javier Toledo (Univ. Politécnica de Cartagena), Antonio Legaz (Univ. Politécnica de Cartagena), J. Javier Martínez (Univ. Politécnica de Cartagena), Juan Martínez (Univ. Politécnica de Cartagena), Ramón Ruiz (Univ. Politécnica de Cartagena)
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11 |
Implementación de algoritmos multiplicativos para el cálculo de la división en FPGAs Virtex-4 y Virtex-5 de Xilinx |
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Roberto Gutiérrez (Univ. Miguel Hernández), Javier Valls (Univ. Politécnica de Valencia)
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29 |
Implementation of two Greatest Common Divisor algorithms on FPGA |
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Pablo Costi (Univ. Politécnica de Valencia), Roberto Gutiérrez (Univ. Miguel Hernández)
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S3 Arquitecturas SoC/NoC
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30 |
Exploración del espacio de diseño en sistemas CSoC mediante modelos TLM |
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Raúl Mateos (Univ. Alcalá), José L. Lázaro (Univ. Alcalá), Ignacio Bravo (Univ. Alcalá)
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14 |
Un sistema HW reconfigurable y flexible para la ejecución de aplicaciones de propósito general. Obtención de tareas reubicables y bus de interconexión entre las mismas |
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Ángel L. González (Univ. Complutense de Madrid), Hortensia Mecha (Univ. Complutense de Madrid), Daniel Mozos (Univ. Complutense de Madrid), Julio Septién (Univ. Complutense de Madrid)
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27 |
Un ejemplo de implantación de una distribución Linux en un SoC basado en hardware libre |
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Alejandro Muñoz (Univ. Sevilla), Enrique Ostua (Univ. Sevilla), Paulino Ruiz-de-Clavijo (Univ. Sevilla), Manuel J. Bellido (Univ. Sevilla), Alejandro Millán (Univ. Sevilla), Julián Viejo (Univ. Sevilla), Jorge Juan (Univ. Sevilla), David Guerrero (Univ. Sevilla)
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32 |
Implementación eficiente de sistemas GALS sobre FPGAs |
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Javier D. García (Univ. Pública de Navarra)
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S4 Educación
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15 |
Desarrollo de habilidades en diseño sobre FPGA's e interfaz humano-máquina |
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Javier Aldana (Inst. Tecnológico de Mérida, México), Wen Lin (Inst. Tecnológico de Mérida, México), Alejandro Castillo (Univ. Autónoma de Yucatán, México), Javier Vázquez (Univ. de Quintana Roo, México), Jaime Ortegón (Univ. de Quintana Roo, México), Oscar Sánchez (Univ. Autónoma de Yucatán, México)
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21 |
GNU autotools para proyectos hardware |
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Carlos Sánchez (Univ. Rey Juan Carlos), Pablo Huerta (Univ. Rey Juan Carlos), Javier Castillo (Univ. Rey Juan Carlos), César Pedraza (Univ. Rey Juan Carlos), José I. Martínez (Univ. Rey Juan Carlos)
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Implementación hardware de un controlador desacoplado mediante cancelación polo-cero |
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Basil M. Al-Hadithi (Univ. Alfonso X), Juan Suardíaz (Univ. Politécnica de Cartagena), Juan A. López (Univ. Politécnica de Cartagena)
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S5 Criptografía y Seguridad
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7 |
Implementación reconfigurable paralela y supersegmentada del algoritmo criptográfico IDEA |
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José M. Granado (Univ. Extremadura), Miguel A. Vega (Univ. Extremadura), Juan M. Sánchez (Univ. Extremadura), Juan A. Gómez (Univ. Extremadura)
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10 |
Aplicación de los dispositivos reconfigurables en el cifrado y autenticación de datos a alta velocidad |
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Ekaitz Olaguenaga (Univ. País Vasco), Armando Astarloa (Univ. País Vasco), Unai Bidarte (Univ. País Vasco), Jaime Jiménez (Univ. País Vasco), José L. Martín (Univ. País Vasco)
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Sistema de archivos seguro autoreconfigurable para Linux embebido |
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César Pedraza (Univ. Rey Juan Carlos), Javier Castillo (Univ. Rey Juan Carlos), Pablo Huerta (Univ. Rey Juan Carlos), Carlos Sánchez (Univ. Rey Juan Carlos), José I. Martínez (Univ. Rey Juan Carlos)
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18 |
Implementación reconfigurable de multiplicadores e inversores canónicos sobre cuerpos binarios GF(2m) |
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David Oña (Univ. Complutense de Madrid), José L. Imaña (Univ. Complutense de Madrid)
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S6 Reconfiguración y Aplicaciones
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12 |
Un sistema para la gestión eficiente del HW reconfigurable |
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Carlos González (Univ. Complutense de Madrid), Juan A. Clemente (Univ. Complutense de Madrid), José L. García (Univ. Complutense de Madrid), Javier Resano (Univ. Complutense de Madrid), Daniel Mozos (Univ. Complutense de Madrid)
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13 |
Arquitectura hardware para sistemas autoadaptativos |
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José A. Casas (Univ. Politécnica de Cataluña), Juan M. Moreno (Univ. Politécnica de Cataluña), Jordi Madrenas (Univ. Politécnica de Cataluña), Joan Cabestany (Univ. Politécnica de Cataluña)
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3 |
Diseño y prototipado de un procesador para el cálculo de la cobertura en el diseño de redes de radiocomunicaciones |
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Juan A. Gómez (Univ. Extremadura), Miguel A. Vega (Univ. Extremadura), Silvio Mendes (Inst. Politécnico de Leiria, Portugal), Juan M. Sánchez (Univ. Extremadura)
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23 |
Sistema inteligente de regulación de semáforos de LEDs basado en tecnología PLC
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Miguel Á. Fernández (Univ. Politécnica de Madrid), Ramón Martínez (Univ. Politécnica de Madrid), Miguel Calvo (Univ. Politécnica de Madrid), Luis Cuéllar (Univ. Politécnica de Madrid) |
S7 Lenguajes de Alto Nivel
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4 |
CSDL y GLIDER: herramientas para el diseño e implementación en FPGAs de estructuras celulares |
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Néstor Ferrando (Univ. Politécnica de Valencia), Joaquín Cerdá (Univ. Politécnica de Valencia), Rafael Gaeda (Univ. Politécnica de Valencia), Fernando Mateo (Univ. Politécnica de Valencia)
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8 |
Evaluación de metodologías para la implementación de un módulo FFT/IFFT sobre FPGA mediante herramientas a nivel de sistema |
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Julián Viejo (Univ. Sevilla), Alejandro Millán (Univ. Sevilla), Manuel J. Bellido (Univ. Sevilla), Jorge Juan (Univ. Sevilla), Paulino Ruiz-de-Clavijo (Univ. Sevilla), David Guerrero (Univ. Sevilla), Enrique Ostua (Univ. Sevilla), Alejandro Muñoz (Univ. Sevilla)
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22 |
Utilización de Inferencia de tipos en la generación de circuitos específicos para FPGAs |
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José M. Claver (Univ. Valencia), Germán León (Univ. Jaume I)
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9 |
Evaluación de servidores web embebidos en FPGAs |
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Sergio Cuenca (Univ. Alicante), Héctor Llorens (Univ. Alicante), Marco Albero (Univ. Alicante)
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Last update: 11/09/2007
